英特爾 Interlaken 第二代 FPGA IP 發行說明
Interlaken（第二代）英特爾® FPGA IP 發行說明
如果特定 IP 核版本沒有可用的發行說明，則該 IP 核在該版本中沒有任何變更。有關直至 v18.1 的 IP 更新版本的信息，請參閱 Intel Quartus Prime Design Suite 更新版本說明。英特爾® FPGA IP 版本與英特爾 Quartus® Prime 設計套件軟體版本相匹配，直至 v19.1。從英特爾 Quartus Prime Design Suite 軟體版本 19.2 開始，Intel FPGA IP 具有新的版本控制方案。 Intel FPGA IP 版本 (XYZ) 編號可能會隨每個 Intel Quartus Prime 軟體版本而變更。變化：
- X 表示 IP 的重大修訂。 如果更新 Intel Quartus Prime 軟件，則必須重新生成 IP。
- Y 表示 IP 包含新功能。 重新生成您的 IP 以包含這些新功能。
- Z 表示 IP 包含較小的更改。 重新生成您的 IP 以包含這些更改。
- 英特爾 Quartus Prime 設計套件更新發行說明
- Interlaken（第二代）英特爾 FPGA IP 用戶指南
- 知識庫中 Interlaken（第二代）英特爾 FPGA IP 勘誤表
- Interlaken（第 2 代）英特爾 Stratix 10 FPGA IP 設計示例amp用戶指南
- Interlaken（第二代）Intel Agilex FPGA IP 設計 Examp用戶指南
- 英特爾 FPGA IP 內核簡介
Interlaken（第二代）英特爾 FPGA IP v2
表 1. v20.0.0 2020.10.05
| 英特爾 Quartus Prime 版本 | 描述 | 影響 |
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20.3 |
新增了對 25.78125 Gbps 資料速率的支援。 | — |
| 將資料速率支援從 25.3 Gbps 修改為 25.28 Gbps，將 25.8 Gbps 修改為 25.78125 Gbps。 |
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英特爾公司。 版權所有。 英特爾、英特爾標識和其他英特爾標誌是英特爾公司或其子公司的商標。 英特爾根據英特爾的標准保證保證其 FPGA 和半導體產品的性能符合當前規格，但保留隨時更改任何產品和服務的權利，恕不另行通知。 除非英特爾明確書面同意，否則英特爾不承擔因應用或使用此處描述的任何信息、產品或服務而產生的任何責任或義務。 建議英特爾客戶在依賴任何已發布的信息以及為產品或服務下訂單之前獲取最新版本的設備規格。
其他名稱和品牌可能被聲稱為其他人的財產。
Interlaken（第二代）英特爾 FPGA IP v2
表 2. v19.3.0 2020.06.22
| 英特爾 Quartus Prime 版本 | 描述 | 影響 |
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19.3.0 |
該 IP 現在支援 Interlaken Look-aside 功能。 | — |
| 新增 啟用因特拉肯後備模式 IP 參數編輯器中的參數。 | 您可以在 Interlaken Look-aside 模式下設定 IP。 | |
| 傳輸模式選擇 參數已從目前版本的 Intel Quartus Prime 軟體中移除。 |
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| 新增了對 H-tile 和 E-tile（NRZ 模式）IP 核變體中通道數量 12.5 的 10 Gbps 資料速率支援。 |
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| 從 IP 中刪除了以下訊號：
• rx_pma_data • tx_pma_數據 •itx_hungry •itx_hungry |
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| 新增了以下新訊號：
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_valid • irx_valid • itx_idle • irx_idle •itx_ctrl • itx_credit • irx_credit |
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| 從暫存器映射中刪除了以下兩個偏移量：
• 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
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| 設計前的硬體測試amp該文件現在可用於英特爾 Agilex™ 設備。 | 您可以測試設計 examp有關英特爾 Agilex F 系列收發器 SoC 開發套件的文件。 | |
| 您可以將面向 Intel Stratix® 2 H-tile 或 E-tile 裝置的 Interlaken（第二代）IP 執行個體的資料速率和收發器參考時脈頻率變更為略有不同的值。有關如何更改資料速率的信息，請參閱此 KDB。 |
您可以根據圖塊自訂資料速率。 |
Interlaken（第二代）英特爾 FPGA IP v2
表 3. v19.2.1 2019.09.27
| 英特爾 Quartus Prime 版本 | 描述 | 影響 |
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19.3 |
帶有 E-tile 收發器的英特爾 Agilex 設備的公開版本。 | — |
| 將 Interlaken（第二代）Intel Stratix 2 FPGA IP 重新命名為 Interlaken（第二代）Intel FPGA IP |
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Interlaken（第二代）英特爾 Stratix 2 FPGA IP v10 更新 18.1
表 4. 版本 18.1 更新 1 2019.03.15
| 描述 | 影響 |
| 新增了多段模式支援。 | — |
| 額外 細分的數量 範圍。 | — |
| • 新增了對通道和資料速率組合的支持，如下所示：
— 適用於 Intel Stratix 10 L-tile 設備： • 4 個通道，通道速率為 12.5/25.3/25.8 Gbps • 8 個頻道，頻道速率為 12.5 Gbps — 適用於 Intel Stratix 10 H-tile 設備： • 4 個通道，通道速率為 12.5/25.3/25.8 Gbps • 8 個通道，通道速率為 12.5/25.3/25.8 Gbps • 10 個頻道，頻道速率為 25.3/25.8 Gbps — 對於 Intel Stratix 10 E-tile (NRZ) 設備： • 4 個頻道，頻道速率為 6.25/12.5/25.3/25.8 Gbps • 8 個通道，通道速率為 12.5/25.3/25.8 Gbps • 10 個頻道，頻道速率為 25.3/25.8 Gbps • 12 個通道，通道速率為 10.3125 Gbps |
— |
| • 新增了以下新的傳輸使用者介面訊號：
— itx_eob1 — itx_eopbits1 — itx_chan1 |
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| • 新增了以下新的接收器使用者介面訊號：
— irx_eob1 — irx_eopbits1 — irx_chan1 — irx_err1 — irx_err |
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Interlaken（第二代）英特爾 Stratix 2 FPGA IP v10
表 5. 版本 18.1 2018.09.10
| 描述 | 影響 | 筆記 |
| 將文檔磁貼重命名為 Interlaken（第二代）英特爾 Stratix 2 FPGA IP 使用者指南 |
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| 新增了對 Interlaken（第二代）IP 核心的 VHDL 模擬模型和測試平台支援。 |
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| 在 IP 核中新增了以下新暫存器： | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ STATE |
— | 這些暫存器僅在 Intel Stratix 10 E-Tile 裝置版本中可用。 |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ STATE |
Interlaken（第二代）英特爾 FPGA IP v2
表 6. 18.0.1 年 2018 月版本 XNUMX
| 描述 | 影響 | 筆記 |
| 新增了對具有 E-Tile 收發器的 Intel Stratix 10 裝置的支援。 |
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| 新增了對 PAM53.125 模式下 Intel Stratix 10 E-Tile 裝置的 4 Gbps 資料速率支援。 |
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| 為 PAM10 模式下的 Intel Stratix 4 E-Tile 裝置新增了時脈訊號 mac_clkin |
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Interlaken（第二代）英特爾 FPGA IP v2
表 7. 版本 18.0 2018 年 XNUMX 月
| 描述 | 影響 | 筆記 |
| 根據英特爾品牌重塑，將 Interlaken IP 核（第二代）重新命名為 Interlaken（第二代）英特爾 FPGA IP。 |
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| 新增了對通道 25.8 和 6 數量的 12 Gbps 資料速率支援。 |
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| 新增了對 Cadence Xcelium* 平行模擬器的支援。 |
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Interlaken IP 核（第二代）v2
表 8. 17.1 年 2017 月版本 XNUMX
| 描述 | 影響 | 筆記 |
| 英特爾 FPGA IP 庫中的初始版本。 | — | — |
相關資訊
Interlaken IP 核（第二代）使用者指南
Interlaken（第二代）Intel FPGA IP 使用者指南檔案
| Quartus版本 | IP核版本 | 使用者指南 |
| 20.2 | 19.3.0 | Interlaken（第二代）FPGA IP 使用者指南 |
| 19.3 | 19.2.1 | Interlaken（第二代）FPGA IP 使用者指南 |
| 19.2 | 19.2 | Interlaken（第二代）FPGA IP 使用者指南 |
| 18.1.1 | 18.1.1 | Interlaken（第二代）英特爾 Stratix 2 FPGA IP 使用者指南 |
| 18.1 | 18.1 | Interlaken（第二代）英特爾 Stratix 2 FPGA IP 使用者指南 |
| 18.0.1 | 18.0.1 | Interlaken（第二代）FPGA IP 使用者指南 |
| 18.0 | 18.0 | Interlaken（第二代）英特爾 FPGA IP 用戶指南 |
| 17.1 | 17.1 | Interlaken IP 核（第二代）使用者指南 |
IP 版本與 Intel Quartus Prime Design Suite 軟體版本相同（最高 v19.1）。從 Intel Quartus Prime Design Suite 軟體版本 19.2 或更高版本開始，IP 核心具有新的 IP 版本控制方案。如果未列出 IP 核版本，則適用先前 IP 核版本的使用者指南。
文件/資源
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英特爾 Interlaken 第二代 FPGA IP 發行說明 [pdf] 指示 Interlaken 第二代 FPGA IP 發行說明，Interlaken 第二代，FPGA IP 發行說明 |
